مجموعه ای از تکنیک های توان پایین برای تشخیص طرح توان پایین در مبدل آنالوگ به دیجیتال (ADC) خط لوله مطرح شده است. این تکنیک ها شامل حذف S/H فعال، به اشتراک گذاری تقویت کننده عملیاتی (اوپامپ) بین چندین بیت در هر مرحله مجاور، تکنیک تقویت کننده توان پایین، بازدهی بالا، نوسان بالا می باشند. همچنین، توپولوژی نمونه برداری جدید برای به حداقل رسانی خطای دستگاه توسط انطباق ثابت زمانی بین دو مسیر سیگنال ورودی مطرح شده است. همه این مهارت ها توسط شبیه سازی در طرح ADC 40MHz 11-bit 1.8V در فرایند CMOS 0.18 µm با انتشار توان 21mW، نسبت سیگنال به نویز و اغتشاش (SNDR) به اندازه 65 دسی بل، تعداد موثر بیت (ENOB) 10.5-bit، محدوده داینامیک آزاد کاذب (SFDR) 78dB، اغتشاش هارمونیک کل (THD) -75.4-dB، نسبت سیگنال به نویز (SNR) 64.5 dB و رقم شایستگی (FOM) 0.18 pJ/step، بررسی می شوند.
مبدل آنالوگ به دیجیتال، ADC خط لوله ای، امپلی فایر با نوسان بالا، توان پایین، SHA پایین، خط لوله، به اشتراک گذاری تقویت کننده عملیاتی.
مبدل های آنالوگ به دیجیتال توان پایین (ADC) با وضوح 10-12 بیت و نرخ های نمونه برداری ده ها مگاهرتز به صورت یکی از مولفه های مهم در کاربردهای تجاری قابل حمل یا اجرا شده با باتری مانند ارتباطات داده ای و سیستم های پردازش سیگنال تصویر شناخته می شوند. اخیرا، تکنولوژی های توان پایین زیادی پیشنهاد می شوند و در طرح های متععد مورد بررسی قرار می گیرند. با این حال، معماری جاگذاری زمان براحتی توسط عدم انطباق های آفست (جبران) و بهره همانند خطاهای شکاف بین کانال های جاگذاری محدود می شود. کارایی معماری شبه دیفرانسیلی در مقایسه با معماری کاملا دیفرانسیلی، به ولتاژ حالت رایج، زیرلایه یا نویز منبع توان حساس می باشد.